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Tool Flows
Simulation Flows
To run simulations, the required testbench flow must be selected within SmartDesign. The required
testbench is selected through the core configuration GUI. The following simulation environments are
supported:
?
?
Full 1553 verification environment (VHDL only)
Simple testbench (VHDL and Verilog)
When SmartDesign generates the core, it will install the appropriate testbench files. To run the
testbenches, simply set the design root to the Core1553BRT instantiation in the Libero IDE/SoC file
manager and click the Simulation icon in Libero IDE/SoC. This will invoke Model Sim ? and automatically
run the simulation.
Revision 3
12
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